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ANACOM

FPGA,ARM,OrCAD, Proteus, Automation

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Essential Of FPGA Design (2 dias)

 Inscrições Fechadas
 
0
Categoria :
XILINX (PRESENCIAL)
Última Data:
23/11/2017 09:00 - 17:00
Local:
Anacom - Rua Nazaret 807, Bairro Barcelona, São Caetano do Sul - SP - R. Nazaret, 807 - Barcelona
09551-200, Brasil
Telefone :
(11) 3422-4200
Email :
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Website :

Este curso aborda como construir um projeto FPGA utilizando técnicas de circuitos síncronos, instanciando de forma apropriada os vários recursos do dispositivo, utilizando técnicas adequadas de codificação HDL, realizando uma escolha inteligente dos pinos de E/S e adicionando um conjunto de Timing Constraints.

Em suma este curso aborda as características intrínsecas de um FPGA e como utilizar seus recursos de modo a maximizar a performance de um projeto.

O curso utiliza da ferramenta de desenvolvimento Vivado Design Suite da Xilinx para projetar, sintetizar, implementar e realizar o download no dispositivo.

Nível   Carga Horária
FPGA 2   2 dias
     
Investimento    
Consulte-nos    
     
Público-Alvo    
Engenheiros/Desenvolvedores que já têm um conhecimento prático de HDL (VHDL ou Verilog) e querem aprender a utilizar os FPGA da XILINX.
     
Pré-requisitos    

Conhecimento em VHDL ou Verilog

Conhecimento em Lógica Digital

     
Software
Hardware Usado no Treinamento
Vivado Design or System Editon

                             Arquitetura: N/A

                             Demo board: Kintex-7 FPGA KC605 board

       
Habilidades adquiridas após o Treinamento  

Após completar este curso, o aluno estará apto a:

  • Tirar proveito dos recursos primários da arquitetura UltraScale Xilinx FPGA
  • Usar o Project Manager para iniciar um novo projeto
  • Identificar os fluxos de projeto disponíveis no Vivado
  • Identificar conjuntos de arquivos (HDL, XDC, Simulação)
  • Analisar projetos utilizando os recursos de seleção cruzada, visualizador de esquemático e visualizador hierárquico
  • Sintetizar e implementar um projeto HDL
  • Utilizar os relatórios de síntese e implementação para analisar a utilização de recursos do projeto (tempo, consumo, área, etc)
  • Construir um IP customizado usando a biblioteca de IP
  • Incluir constraints de tempo básicos (create_clock, set_input_delay, and set_output_delay)
  • Utilizar os relatórios primários baseados em Tcl (check_timing, report_clock_interaction, report_clock_networks, and report_timing_summary)
  • Descrever e analisar relatórios comuns de STA (Static Timing Analysis)
  • Identificar técnicas de design de projetos síncronos
  • Descrever como um FPGA é configurado
 
Programação do Curso  
1º Dia:
  • Resumo da Metodologia Ultrafast
  • Recursos de CLB (Configurable Logic Block)
  • Introdução ao Vivado Design Suite
  • Fluxos de projeto no Vivado Design
  • Lab 1: Visão geral da IDE Vivado
  • Demo: Visualização para análise de projetos
  • Projetando com IP
  • Demo: Fluxo da construção de IP
  • Demo: Projetando com IPI
  • Constraints de tempo básicos e Análise Estática de tempos (STA - Static timing Analysis)
  • Demo: Ler relatórios de síntese e implementação
  • Lab 2: Vivado Síntese, Implementação e Fechamento de tempos
2º Dia:
  • Recursos de I/O
  • Outros recursos do FPGA
  • Recursos de Clock
  • Lab 3:Projeto com recursos do FPGA
  • Relatórios de tempo
  • Lab 4:Básico XDC (Xilinx Design Constraints) e Relatórios de tempo
  • Técnicas de projetos síncronos
  • Configuração do FPGA
  • Visão geral da arquitetura UltraScale e suas famílias
  • Resumo do curso
  • Appendix: Visualização para análise
  • Appendix: Projetando com IP
  • Appendix: Projetando – laboratórios de IP Integrator Flow
 
Sobre os Laboratórios

Os laboratórios deste curso provêm ao aluno, à possibilidade de aprofundar de forma excelentemente clara e concisa as informações teóricas contidas no curso. Através do material didático de laboratório exclusivamente desenvolvido para este curso, o aluno poderá com instruções passo a passo usar na prática os recursos oferecidos da ferramenta Vivado e dos FPGA da Xilinx.

 

Informações Adicionais

Este treinamento foca na última arquitetura dos FPGA da Xilinx. Consulte-nos para treinamentos focados em arquiteturas anteriores da Xilinx.

A data informada do treinamento depende de fechamento de quórum mínimo. Não havendo quórum o treinamento será postergado em data combinada entre os participantes e Anacom.

 

Link Donwload do Datasheet deste treinamento

Essential of FPGA Design
 
 

Todas as Datas:

  • De 22/11/2017 09:00 até 23/11/2017 17:00
    Quarta & Quinta
 
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