|
1. Aplicar o
Design For Test ou arcar com as conseqüências?
1.1. Introdução
1.2. Motivações para
Arquitetura Boudary Scan
1.3. Mudança dos packages
1.4. Testando Board Multi
Layers
2. Arquitetura Boundary
Scan
2.1. Histórico
2.2. Princípios
2.3. Usando Scan Path
2.4. O que o tester vê?
2.5.
Bondary Scan Cell (BC1)
2.6.
Comparaçao Boudary Scan vs ICT
2.7.
Boudary Scan Fault Coverage: InTest & Extest mode
3. O Standard
IEEE 1149.1 (JTAG)
3.1. Histórico
3.2. Arquitetura do Chip
JTAG
3.3. O que é obrigatório?
3.4. O que é opcional?
3.5. JTAG register
3.5.1.
Instruction
3.5.2.
ByPass
3.5.3.
Boudary Scan
3.6.
JTAG Instruction
3.6.1.
Standard
3.6.2.
ByPass
3.6.3.
Sample
3.6.4.
Preload
3.6.5.
Intest,IdCode,UserCode,RunBist
3.6.6.
Outras
3.7.
TAP (Test Access Port)
3.7.1. Introdução
3.7.2. Controlador TAP
3.7.3. Máquina de Estado TAP
3.8. Outros Padrões
3.8.1. IEEE 1149.4
3.8.2. IEEE 1149.6
3.8.3. IEEE 1532
4. Metodologias
Boudary Scan no desenvolvimento de PCB
4.1. Dispositivos Boundary
Scan
4.2. Defeitos típicos
4.3. Aumentando a cobertura
de teste
4.4. Geração de Open &
Short Test
4.5. De quantos testes
preciso?
4.6. Planejando os testes
4.7. Acesso aos sinais do
TAP
4.8. Buferizando sinais do
TAP
4.9. Layout de sinais do
TAP: TCK,TMS,TDI,TDO
4.10.Power On Reset
4.11.Testando o Tester: Resolvendo os
abertos
4.12.Testando dispositivos não Boudary
Scan
4.13.Testando Array de RAM
4.14.Linguagem
4.14.1.
Boundary-Scan Description Language BSDL
4.14.2. Serial Vector Format
(SVF)
4.15.Hardware Necessário
4.16.BS vs não BS
5.
Boundary Scan Tools
5.1.
Introdução
5.2.
XJTAG Analyser
5.3. XJTAG Developer
5.4. XJTAG Runner
5.5. Laboratório: Usando a
Demo Board XJTAG
O treinamento é constituído de uma parte teórica e outra prática
(laboratório). Na parte prática, os alunos podem utilizar a nova plataforma de
Boundary Scan da XJTAG. Os alunos interessados poderão levar após o treinamento,
o kit de desenvolvimento (XJTAGB Demo
Board + JTAG Module) para uma avaliação gratuita de 30 dias.
|
