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Designing with VHDL

Este curso detalhado é uma introdução completa à linguagem VHDL.
A ênfase è mostrar como escrever código solido do ponto de vista da síntese e código ótimo do ponto de vista da simulação para realização de robustos testbench. O curso aborda estilos de código RTL (Structural, Register Transfer Level), e comportamental (behavioral).
Este treinamento è focado em dispositivos Xilinx e também em dispositivos FPGA genéricos. Os conceitos apresentados serão extremamente úteis e aplicáveis a qualquer design digital usando um modelo de design tipo top-down. O curso é um mix perfeito entre uma parte teórica completa e exercícios práticos úteis para fixar os conceitos teóricos apresentado pelo instrutor. O participante aprenderá também as melhores técnicas de escritura de código VHDL que aportarão mais eficiência aos códigos VHDL desenvolvido. Alem disso o curso é preparatório para o curso “Advanced VHDL”

Nesse treinamento de 3 dias,o aluno ganhará uma grande experiência pratica.
Participantes com pouca ou nenhuma experiência em VHDL terminarão esse curso habilitados a escrever código eficiente do ponto de vista da síntese simulação.

Após completar esse treinamento, o participante terá as habilidades necessárias para:
* Implementar em VHDL código sintetizável
* Identificar a diferencia entres estilos de código comportamental e estrutural
* Diferenciar entre código para síntese e código para simulação
* Usar tipo de dados escalar e complexos para representar as informações.
* Usar estruturas de controle concorrente e seqüencial para gerenciar o fluxo de dados.
* Implementar construtos comum em VHDL (Finite State Machines [FSMs], RAM/ROM data structures)
* Simular um design básico em VHDL
* Escrever um testbench em VHDL
* Entender e implementar as melhores praticas de escritura de código VHDL
* Otimizar o código VHDL para aproveitar de todos os recursos contidos nos FPGA da Xilinx.
* Criar e gerenciar projetos com o ambiente software ISE 12.1

Conteúdo Programático:

Dia 1
* Fundamentos do VHDL
* Lab 1: Usando as ferramentas
* Documentação em VHDL
* Tipos de Dados
* Operações concorrentes
* Lab 2: Usando construtos Concorrentes
* Processos e Variáveis
* Lab 3: Implementando um processo simples

Dia 2
* Introdução aos Testbenches
* ISim Simulation Tool Basics
* Lab 4: Simulando um Design
* Criando Memórias
* Lab 5: Construindo uma Dual-Port Memory
* Finite State Machines
* Lab 6: Implementando uma Moore Finite State Machine
* Targeting Xilinx FPGAs
* Lab 7: Xilinx Tool Flow

Dia 3
* Estruturas Loops e Condicional
* Lab 8: Usando Loops
* Atributos
* Funções e Procedures
* Packages and Libraries
* Lab 9: Construindo Package
* Interagindo com a simulação
* Escrever um bom Testbench
* Lab 10: Construindo um Testbench eficiente

Informações Adicionais:

Descrição dos Labs:

As aulas de laboratório fornecem uma base prática para criação de código RTL sintetizáveis. Serão abordados todos os aspectos do fluxo de design. O participante ira passar em todo o processo de escritura, síntese,simulação e implementação dos exercícios de laboratório.O foco dos exercícios é de escrever código que representa circuitos realísticos e com altas performances.

Nível – FPGA 1

Público Alvo: Engenheiros que querem usar VHDL para modelagem, design e síntese para design digitais

Software Tools usado no treinamento
Xilinx ISE® Design Suite: System Edition 12.1
Hardware usado no treinamento
Arquitetura: N/A*
Placa Demo: Spartan®-3E FPGA 1600E board
* Esse curso não foca em nenhuma arquitetura particular. Verifique com seu Centro Autorizado de Treinamento Xilinx para esclarecimentos específicos sobre as placas usadas no laboratório e customizações possíveis.